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DSD1792
SLES067B MARCH 2003 REVISED NOVEMBER 2006
www.ti.com
38
Pin Assignment When DSD Format Interface
Several pins are redefined for DSD mode operation. These include:
D DSDL (pin 1): DATAL as L-channel DSD data input
D DSDR (pin 2): DATAR as R-channel DSD data input
D DBCK (pin 3): Bit clock (BCK) for DSD data
t = 1/(64
× 44.1 kHz)
D1
DSDL
DSDR
D0
D2
D3
D4
DBCK
Figure 41. Normal Data Output Form From DSD Decoder
DSDL
DSDR
t(BCH)
DBCK
t(BCL)
t(BCY)
50% of VDD
t(DS)
t(DH)
PARAMETER
MIN
MAX
UNITS
t(BCY) DBCK pulse cycle time
85(1)
ns
t(BCH) DBCK high-level time
30
ns
t(BCL) DBCK low-level time
30
ns
t(DS)
DSDL, DSDR setup time
10
ns
t(DH)
DSDL, DSDR hold time
10
ns
(1) 2.8224 MHz × 4. (2.8224 MHz = 64 × 44.1 kHz. This value is specified as a sampling rate of DSD.)
Figure 42. Timing for DSD Audio Interface
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